Modulatory delta z adaptacją interwału próbkowania – rozwiązania predyktorów w technologii CMOS

Implementacja logiki adaptacji dla obu wersji predyktorów

Poprawne działanie predyktora Δ jest uwarunkowane podaniem na jego wejścia sterujące odpowiednich sygnałów cyfrowych. W wersji prototypowej kodera źródłem tych sygnałów, w przypadku obu przedstawionych wcześniej rozwiązań jest układ logiki programowalnej FPGA rodziny Spartan 3E. Zastosowanie takiego samego układu w obu przypadkach, pozwala na  porównanie użytych zasobów sprzętowych potrzebnych do kontroli pracy każdego z predyktorów w konkretnej realizacji kodera ANS-DM.

Opis działania logiki sterującej oboma predyktorami wykonano w języku VHDL. Każda z realizacji składa się z dwóch sekcji adaptacji: kroku kwantyzacji i adaptacji interwału próbkowania. Zadaniem pierwszej jest podawanie ustalonej wartości q, przy czym zwykle możliwe są dwa podejścia realizacji samego mechanizmu adaptacji. Pierwsza polega na obliczeniu kroku kwantyzacji w chwili adaptacji (na podstawie sygnałów zewnętrznych, pochodzących z bloku implementującego funkcję MSF [2]) oraz bieżącej wartości kroku. Druga metoda zakłada z góry ustalone wartości kroków kwantyzacji wpisane w tablicy LUT1. Na podstawie sygnałów zewnętrznych modyfikowany jest jedynie wskaźnik bieżącego pola w tej tablicy. Z uwagi na naturalne stosowanie tablic LUT w syntezie kodu VHDL oraz minimalizację obliczeń zdecydowano się na drugie rozwiązanie. W przypadku modyfikacji interwału próbkowania możliwe jest takie samo podejście, ale w tym przypadku wskaźnik do tablicy LUT2 jest obliczany na bazie implementacji funkcji MIF [2], a sama tablica zawiera odstępy między kolejnymi chwilami próbkowania. Porównując wyniki syntezy logicznej bloków sterowania predyktorem z integratorem paczkowym oraz wielobitowym przetwornikiem c/a widać, iż również pod tym względem konstrukcja predyktora ładunkowego wymaga zasobów logiki sterowania (około 40%).

Tab. 2. Zestawienie wyników syntezy logicznej układów sterujących kodera ANS-DM implementowanego w układzie Spartan 3E FPGA

Podsumowanie

W artykule porównano dwie implementacje predyktora (podstawowego bloku funkcjonalnego kodera delta z adaptacją interwału próbkowania) jednej opartej o wielobitowy przetwornik c/a i drugiej z integratorem paczkowym obie bazujące na technologii CMOS.

Zestawiając wyznaczone parametry dotyczące możliwości realizacji obu predyktorów w postaci scalonej można stwierdzić, iż powierzchnia predyktora z integratorem paczkowym stanowi 74% powierzchni układu skonstruowanego z gotowych  podzespołów i opartego o wielobitowy przetwornik c/a. Średnia wielkość mocy pobierana przez predyktor z integratorem paczkowym stanowi jednak 51% poboru mocy układu przetwornikiem wielobitowym c/a, co jest kluczowym czynnikiem przemawiającym na korzyść proponowanego przez autorów rozwiązania.

Zachęcające są również wyniki syntezy logicznej bloków sterowania predyktorem z integratorem paczkowym. Wskazują one na około 40% zysk w wyniku stosowania 1-bitowego integratora ładunkowego.

Można przyjąć, że wykonanie kodera ANS-DM w tej technologii CMOS 350 nm, pozwala na osiągnięcie zbliżonych parametrów dynamicznych w obydwu rodzajach rozwiązań układowych predyktorów. Potwierdzają to parametry katalogowe  AustriaMicrosystems i pomiary szybkości predyktora paczkowego zrealizowanego w postaci układu ASIC.

Przedstawiona w artykule analiza pozwala stwierdzić, iż rozwiązanie kodera ANS-DM z predyktorem paczkowym jest konkurencyjne wobec stosowanych dotychczas rozwiązań, zajmując mniejszą powierzchnię, zużywając mniej energii. Wymaga ponadto mniejszej liczby bloków logicznych w układzie sterowania.

Uzyskany wynik porównania kilku ważnych parametrów koderów ANS-DM potwierdza słuszność stosowania w technologii CMOS koncepcji predyktorów opartych o metodę przyrostową, a nie metodę przetwarzania bezwzględnej wartości sygnału czyli o przetwornik c/a wielobitowy. Jednak szczegółowego porównania wszystkich parametrów przetwarzania, można będzie dokonać dopiero po wykonaniu predyktora z przetwornikiem wielobitowym c/a w technologii CMOS 350 nm i dokonaniu stosownych pomiarów.

Literatura:

[1] Miśkowicz M., Golański R.: LON Technology in Wireless Sensor Networking Applications. SENSORS, Special Issue: Wireless Sensor Networks and Platforms, vol. 6, 2006, pp. 30–48; http://www.mdpi. org/sensors/papers/s6010030.pdf .
[2] Zhu Y.S., Leung S.W., Wong C.M.: Adaptive nonuniform sampling delta modulation for audio/image processing. IEEE Trans. On Consumer Electronic, vol. 42, No.4, 1996, 1062–1072.
[3] Golański R.: Study on the dynamic range of delta modulations with time-varying sampling periods. IEEE Signal Processing Letters, vol. 11, No. 8, 2004, 666–670.
[4] Tewksbury S. K.: Discrete Adaptive Delta Modulation system. United States Patent 3,815, 033, 1974.
[5] Golański R., Kołodziej J., Kuta S.: Non-uniform Sampling Delta Modulation- Principles of Parameters Design, WSEAS TRANSACTIONS on CIRCUITS and SYSTEMS, Issue 12, Volume 8, December 2009.
[6] Golański R.: 1-bitowe przetworniki a/c i c/a z próbkowaniem adaptacyjnym-metody analizy i ocena właściwości”, Seria: Rozprawy, Monografie Nr 151, AGH Uczelniane Wydawnictwa Naukowo - Dydaktyczne, Kraków 2005.
[7] Austria Microsystems - www.asic.austriamicrosystems.com,
[8] Kołodziej J.: Układowe realizacje jednobitowych przetworników delta z adaptacją częstotliwości próbkowania, Rozprawa doktorska, Katedra Elektroniki AGH, Kraków 2007.